최근 몇 년 동안 컴퓨터, 디지털 네트워크 및 텔레비전 기술의 급속한 발전으로 고품질 텔레비전 이미지에 대한 사람들의 요구가 계속 증가하고 있으며 우리나라의 라디오 및 텔레비전 산업은 급속한 발전과 급속한 발전을 이루었습니다. XNUMX년 전 출범한 디지털 TV 위성방송은 이제 상당한 규모를 형성했다. 디지털 비디오 녹화, 디지털 특수 효과, 비선형 편집 시스템, 가상 스튜디오, 디지털 방송 차량, 네트워크 하드 디스크 어레이 및 로봇 디지털 재생 시스템이 CCTV와 지방 및 지방 TV 방송국에 연속적으로 도입되었습니다. 표준 고화질 디지털 TV SDTV/HDTV는 주요 국가 과학 연구 산업 프로젝트로 등록되었으며 시범 방송은 중앙 라디오 및 텔레비전 타워에서 수행되었습니다. 현재 우리나라의 디지털 텔레비전 프로그램 제작과 디지털 텔레비전 지상파 방송이 집중적으로 추진되고 있으며 "XNUMX차 XNUMX개년 계획"은 우리나라 디지털 텔레비전의 전반적인 전환을 위한 준비 기간이자 전환의 중요한 단계가 될 것입니다. 아날로그에서 디지털로의 방송 및 텔레비전 시스템.
이 디자인은 이러한 추세에 대처하고 다중 채널 ASI/SDI 디지털 비디오 신호 광 전송 장비에 대한 거대한 시장 수요를 충족하도록 설계되었습니다. XNUMX개의 ASI/SDI 디지털 영상 신호를 광섬유로 동시에 전송하기 위해 시분할 다중화 기술을 사용하는 광 전송 장비입니다. 이 설계는 향후 더 많은 고속 비동기 디지털 신호 광 전송 장비 개발을 위한 견고한 기반을 마련할 수 있습니다.
1. 제도 시행계획
ASI/SDI 직렬 신호는 이퀄라이제이션 회로에 의해 재구성되고 차동 신호 세트로 변환됩니다. 그런 다음 신호의 다음 디코딩 및 동기화에 사용하기 위해 클록 복구 회로를 통해 신호의 클록을 추출합니다. 디코딩 회로를 통과한 후 직렬 고속 신호는 다음 전기 다중화 프로세스를 준비하기 위해 병렬 저속 신호로 변환됩니다. 마지막으로 비동기 신호는 FIFO 회로의 조정을 통해 로컬 전기 멀티플렉싱 클록과 동기화되어 로컬 전기 멀티플렉싱을 실현합니다. 그런 다음 광 모듈의 전기/광 변환을 통해 수신단으로 전송됩니다. 신호를 수신한 후 수신단은 일련의 역변환 회로를 통과하여 원래 ASI/SDI 직렬 신호를 복원하여 전체 전송 프로세스를 완료합니다.
이 설계에서 ASI/SDI 신호의 전기 다중화 기술은 전체 기술 링크의 핵심입니다. 프로젝트에서 전력 다중화에 필요한 ASI/SDI 신호 속도가 매우 높기 때문에 표준 속도는 270Mbit/s에 이르고 동종 신호 다중화가 아니며 신호를 직접 다중화하는 것이 어렵고 비경제적이며 먼저 복원됩니다. 각 신호의 클록은 고속 직렬 신호를 저속 병렬 신호로 변환한 다음 FIFO 칩 회로를 통해 각 신호의 클록 속도를 조정하여 로컬 클록과 동기화한 다음 두 개의 전기 신호를 다중화합니다. 프로그래밍 가능한 칩, 그리고 시분할 다중 전송을 실현합니다. 이 일련의 신호 처리 절차를 거친 후에야 수신 측에서 원활한 역 다중화 프로세스를 실현할 수 있으며 이는 설계의 주요 기술 포인트이기도 합니다.
또한 전기 다중화의 잠금도 문제입니다. 신호 채널이 많을수록 속도가 빨라지고 잠그기가 더 어려워지며 PCB 보드 레이아웃에 대한 기술적 요구 사항이 높아집니다. 이 문제는 다양한 구성 요소의 합리적인 배치 및 클러터의 과학적 필터링과 같은 다양한 처리를 통해 매우 잘 해결할 수 있습니다.
2. 하드웨어 회로
이 설계에서 주요 용도는 내셔널 세미컨덕터의 강력하고 안정적인 최신 디지털 비디오 칩셋입니다. 디코딩 및 직렬/병렬 변환 칩은 CLC011입니다. 인코딩 및 병렬/직렬 변환 칩은 CLC020입니다. 클럭 복구 칩은 LMH0046입니다. 적응형 케이블 이퀄라이제이션 칩은 CLC014입니다. CPLD 칩은 LATTICE의 LC4256V입니다. FIFO 칩은 IDT의 IDT72V2105입니다.
회로 처리 프로세스의 이퀄라이제이션 부분은 그림 2에 나와 있습니다. 싱글 엔드 입력 ASI/SDI 직렬 신호는 이퀄라이제이션 회로를 통과한 후 재구성되고 차동 신호 세트로 변환되는 것을 그림 2에서 볼 수 있습니다. 후속 클럭 복구 프로세스를 위한 준비. 등화 회로를 통과한 후 신호 품질이 크게 향상되었으며 입력 및 출력 신호 파형이 그림 3과 같이 비교됩니다.
그림 2 회로 처리 프로세스의 밸런싱 부분
그림 3 등화 회로의 파형 비교
회로 처리 프로세스의 클록 복구 부분은 그림 4에 나와 있습니다. 그림 4에서 칩의 작동 모드가 올바르게 설정되고 클록 복구 칩이 사용할 수 있도록 27M 클록이 로컬로 제공되며 균형이 높은 것을 볼 수 있습니다. -속도 차동 신호가 칩에 입력되고 칩이 처리된 후 직렬 신호가 복구됩니다. 그 안의 클럭 신호는 회로의 다음 디코딩 부분에서 사용됩니다. 동시에 이 칩은 고화질 신호를 위한 클록 복구도 지원할 수 있습니다.
그림 4 회로 처리 프로세스의 클럭 복구 부분
회로의 일부를 디코딩하는 과정은 그림 5에 나와 있습니다. 그림 5에서 클럭 복구 칩에 의해 복구된 직렬 클럭과 직렬 데이터가 직렬/병렬 변환 후 디코딩 칩에 입력되는 것을 알 수 있습니다. 병렬 데이터와 10M 병렬 클럭은 다음 FIFO 회로에 대한 클럭을 준비하기 위해 출력됩니다. 사용을 조정하십시오. 각 작업 모드에서 신호의 타이밍 다이어그램은 그림 27에 나와 있습니다.
그림 5 회로 처리 프로세스의 디코딩 부분
그림 6 각 모드의 신호 타이밍 다이어그램
회로 처리 프로세스의 FIFO 부분은 그림 7에 나와 있습니다. 그 중 읽기 클럭은 인코딩 회로에 의해 복구된 27M 병렬 클럭을 사용하고 쓰기 클럭은 로컬 27M 클럭을 사용합니다. FIFO를 통과하는 10비트 병렬 신호는 조정을 통해 로컬 클록과 동기화되어 전기 다중화를 위해 CPLD로의 후속 입력을 준비합니다. CPLD의 전기적 다중화 과정은 다음과 같으며 이중 2BP-S는 다중화 과정이고 2BS-P는 역다중화 과정이다.
그림 7 회로 처리 프로세스의 FIFO 부분
2BP-S의 Architecture SCHEMATIC은
신호 gnd: std_logic := '0';
신호 vcc: std_logic := '1';
신호 N_25: std_logic;
신호 N_12: std_logic;
신호 N_13: std_logic;
신호 N_15: std_logic;
신호 N_16: std_logic;
신호 N_17: std_logic;
신호 N_21: std_logic;
신호 N_22: std_logic;
신호 N_23: std_logic;
신호 N_24: std_logic;
시작
I30: G_D 포트 맵(CLK=>N_25, D=>N_13, Q=>N_22 );
I29: G_D 포트 맵(CLK=>N_25, D=>N_16, Q=>N_23 );
I34: G_OUTPUT 포트 맵(I=>N_22, O=>Q0 );
I33: G_OUTPUT 포트 맵(I=>N_23, O=>Q1 );
I2: G_INPUT 포트 맵(I=>CLK, O=>N_25 );
I7: G_INPUT 포트 맵(I=>A, O=>N_12 );
I8: G_INPUT 포트 맵(I=>LD, O=>N_21 );
I6: G_INPUT 포트 맵(I=>B, O=>N_15 );
I12: G_2OR 포트 맵(A=>N_17, B=>N_24, Y=>N_16 );
I16: G_2AND1 포트 맵(AN=>N_21, B=>N_22, Y=>N_24 );
I21: G_2AND 포트 맵(A=>N_21, B=>N_12, Y=>N_13 );
I20: G_2AND 포트 맵(A=>N_21, B=>N_15, Y=>N_17 );
도식 종료;
2BS-P의 Architecture SCHEMATIC은
신호 gnd: std_logic := '0';
신호 vcc: std_logic := '1';
신호 N_5: std_logic;
신호 N_1: std_logic;
신호 N_3: std_logic;
신호 N_4: std_logic;
시작
I8: G_OUTPUT 포트 맵(I=>N_4, O=>Q0 );
I1: G_OUTPUT 포트 맵(I=>N_5, O=>Q1 );
I2: G_INPUT 포트 맵(I=>CLK, O=>N_3 );
I3: G_INPUT 포트 맵(I=>SIN, O=>N_1 );
I7: G_D 포트 맵(CLK=>N_3, D=>N_4, Q=>N_5 );
I4: G_D 포트 맵(CLK=>N_3, D=>N_1, Q=>N_4 );
도식 종료;
회로 처리 프로세스의 코딩 부분은 그림 8에 나와 있습니다. 데이터를 수신한 후 수신 광 모듈은 CPLD의 역다중화 프로그램을 통해 병렬 데이터 및 동기 클록을 복구한 다음 원래 고속 직렬 신호를 복구합니다. 케이블 드라이버 칩에 의해 구동된 후 최종적으로 전송 장치에 의해 출력되는 인코딩 칩 회로. 전체 전송 프로세스를 완료합니다. 그 중 인코딩 회로 부분의 신호 시퀀스는 그림 9에 나와 있습니다.
그림 8 회로 처리 프로세스의 코드 부분
그림 9 인코딩 회로의 신호 타이밍 다이어그램
3. 맺음말
CPLD 기반 비동기식 ASI/SDI 신호 전기 다중화 광 전송 장비의 설계는 최신 ASI/SDI 신호 전기 다중화/역 다중화 기술을 사용하여 이전의 파동 분할 다중화를 대체하는 두 신호의 시분할 다중화 전송을 실현할 수 있습니다. 기술 -기반의 다중 채널 비동기 신호 전송 모드는 생산 비용을 크게 절감하고 제품의 시장 경쟁력을 더욱 향상시킵니다.
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