칩 설계는 각국의 개발 우선 순위 중 하나이며, 중국의 칩 설계 산업을 확대하면 우리나라가 외국 칩에 대한 의존도를 줄이는 데 도움이 될 것입니다. 이전 기사에서 편집자는 칩 설계의 순방향 및 역방향 흐름과 칩 설계의 전망을 소개 한 적이 있습니다. 이 기사에서 편집자는 RFID 칩 설계에서 클록 트리 전력 소비의 최적화 및 실현이라는 실제 칩 설계 장을 소개합니다.
1 개요
UHF RFID는 UHF 무선 주파수 식별 태그 칩입니다. 이 칩은 수동 전원 공급 모드를 채택합니다. 캐리어 에너지를 수신 한 후 RF 프런트 엔드 장치는 Vdd 전원 신호를 생성하여 전체 칩이 작동하도록 공급합니다. 전원 공급 시스템의 한계로 인해 칩은 대전류 드라이브를 생성 할 수 없기 때문에 저전력 설계가 칩 개발 프로세스의 주요 돌파구가되었습니다. 디지털 회로 부품이 가능한 한 적은 전력을 소비하도록하기 위해 디지털 논리 회로 설계 프로세스에서 시스템 구조를 단순화하는 것 외에도 (간단한 기능, 인코딩 모듈, 디코딩 모듈, 난수 생성 모듈, 클럭 만 포함) , 리셋 모듈, 메모리 제어 장치 및 전체 제어 모듈) 일부 회로의 설계에는 비동기 회로 설계가 채택됩니다. 이 과정에서 우리는 클록 트리가 디지털 로직의 전력 소비의 많은 부분 (약 30 % 이상)을 소비하기 때문에 클록 트리의 전력 소비를 줄이는 것이 또한 전력 소비의 감소가됨을 알았습니다. 디지털 로직과 전체 태그 칩의 힘. 소비를위한 중요한 단계.
2 칩 전력 구성 및 전력 소비 감소 방법
2.1 전력 소비 구성
그림 1 칩 소비 전력 구성
동적 전력 소비에는 주로 단락 전력 소비와 플립 핑 전력 소비가 포함되며, 이는이 설계의 전력 소비의 주요 구성 요소입니다. 단락 전력 소비량은 내부 전력 소비량으로, 장치에서 특정 순간에 켜지는 P 튜브와 N 튜브에 의한 순간적인 단락으로 인해 발생합니다. 턴 오버 전력 소비는 CMOS 장치의 출력에서 부하 커패시턴스의 충전 및 방전으로 인해 발생합니다. 누설 전력 소비에는 주로 임계 값 이하 누설 및 게이트 누설로 인한 전력 소비가 포함됩니다.
오늘날 전력 소비의 가장 중요한 두 가지 원인은 커패시턴스 변환과 임계 값 이하 누설입니다.
2.2 전력 소비를 줄이는 주요 방법
그림 2 칩 전력 소비를 줄이는 주요 방법
2.2.1 전원 전압 Vdd 감소
전압 섬 : 다른 모듈은 다른 전원 공급 장치 전압을 사용합니다.
다중 전압 스케일링 : 동일한 모듈에 여러 전압 소스가 있습니다. 다양한 애플리케이션에 따라 이러한 전압 소스간에 전환하십시오.
동적 전압 주파수 스케일링 : 각 모듈의 작동 주파수에 따라 전압을 동적으로 조정하는 "다단계 전압 조정"의 업그레이드 된 버전입니다.
AdapTIve Voltage Scaling : 전압을 적응 적으로 조정하기 위해 회로 동작을 모니터링 할 수있는 피드백 회로를 사용하는 DVFS의 업그레이드 된 버전입니다.
하위 임계 값 회로 (설계가 더 어렵고 여전히 학술 연구 범위 내에 있음)
2.2.2 주파수 f 및 회전율 A 감소
코드 최적화 (공통 요소 추출, 자원 재사용, 피연산자 분리, 최대 전력 소비를 줄이기위한 직렬 작업 등)
문이 달린 시계
멀티 클럭 전략
2.2.3 부하 커패시턴스 (CL) 및 트랜지스터 크기 (Wmos) 감소
순차적 단위 감소
칩 면적 및 스케일 감소
프로세스 업그레이드
2.2.4 누설 전류 Ileak 감소
제어 임계 전압 (Threshold Voltage) (임계 전압 ↑ 누설 전류 ↓ MTCMOS, VTCMOS, DTCMOS를 사용하는 경우)
게이트 전압 (Gate Voltage) 제어 (게이트 소스 전압을 제어하여 누설 전류 제어)
트랜지스터 스택 (중복 트랜지스터를 직렬로 연결하고 저항을 높여 누설 전류를 줄임)
게이트 전원 공급 장치 (Power gaTIng 또는 PSO) (모듈이 작동하지 않을 때는 전원을 꺼서 누설 전류를 효과적으로 줄임)
3 RFID 칩의 클록 트리 전력 소비 최적화
칩이 작동 중일 때 전력 소비의 대부분은 클럭 네트워크의 회전율 때문입니다. 클록 네트워크가 크면이 부분으로 인한 전력 손실이 매우 큽니다. 많은 저전력 기술 중에서 게이트 클록은 플립 전력 소비 및 내부 전력 소비에 대해 가장 강력한 억제 효과를 가지고 있습니다. 이 설계에서 다중 레벨 게이트 클록 기술과 특수 클록 트리 최적화 전략의 조합은 전력 소비의 상당 부분을 절약합니다. 이 프로젝트는 로직 설계에서 전력 소비에 대한 다양한 최적화 전략을 사용하고 백엔드 합성 및 물리적 설계에서 몇 가지 방법을 시도했습니다. 프런트 엔드와 백 엔드에서 여러 번의 전력 최적화 및 반복을 통해 로직 코드 설계 및 최소 전력 소비가 발견되었습니다. 통합 접근 방식.
4.1 RTL 단계에서 수동으로 클록 게이팅 추가
그림 3 게이트 클록의 개략도
모듈 data_reg (En, Data, clk, out)
입력 En, clk;
입력 [7 : 0] 데이터;
출력 [7 : 0] 출력;
항상 @ (posedge clk)
if (En) out = 데이터;
끝단
이 단계의 목적은 주로 두 가지입니다. 첫 번째는 턴 오버 속도를 제어하고 각 모듈의 클럭 턴 오버 확률에 따라 동적 전력 소비를보다 합리적으로 줄이기 위해 게이트 클럭 장치를 추가하는 것입니다. 두 번째는 가능한 한 균형 잡힌 구조의 클록 네트워크를 만드는 것입니다. 백엔드 클록 트리의 합성 단계에서 일부 클록 버퍼를 추가하여 전력 소비를 줄일 수 있습니다. 파운드리 셀 라이브러리의 ICG (Integrated Gating) 유닛은 실제 코드 디자인에 직접 사용할 수 있습니다.
4.2 합성 단계의 도구는 통합 게이트에 삽입됩니다.
그림 4 로직 합성 중 게이트 클록 삽입
# 클럭 게이팅 옵션 설정, max_fanout 기본값은 무제한입니다.
set_clock_gating_style-순차 _ 셀 래치 \
-positive_edge_logic {통합} \
-control_point 이전 \
-control_signal 스캔_활성화
# "항상 활성화 된"ICG를 삽입하여보다 균형 잡힌 클록 트리를 만듭니다.
power_cg_all_registers를 true로 설정
power_remove_redundant_clock_gates를 true로 설정하십시오.
read_db 디자인.gtech.db
current_design 상단
링크
소스 디자인 .cstr.tcl
# 시계 게이팅 삽입
insert_clock_gating
편집하다
# 삽입 된 시계 게이팅에 대한 보고서 생성
보고_시계_게이팅
이 단계의 목적은 전력 소비를 더욱 줄이기 위해 통합 도구 (DC)를 사용하여 게이트 장치를 자동으로 삽입하는 것입니다.
최대 팬 아웃과 같은 ICG를 삽입하기위한 매개 변수 설정 (그림에 표시된 것처럼 팬 아웃이 클수록 절전 효과가 높을수록 팬 아웃이 균형을 이루고 스큐가 작아집니다.) 그리고 minimum_bitwidth 매개 변수 설정 또한 클록 네트워크 구조를보다 균형있게 만들기 위해보다 복잡한 게이트 제어 구조를 위해 일반적으로 개방 된 ICG를 삽입해야합니다.
4.3 클록 트리 합성 단계에서 전력 소비 최적화
그림 5 두 클록 트리 구조 비교 (a) : 다중 레벨 깊이 유형; (b) : 소수 레벨 플랫 유형
먼저 시계 트리 구조에 대한 시계 트리의 포괄적 인 매개 변수의 영향을 소개합니다.
Skew : Clock skew, 시계 트리의 전반적인 목표.
삽입 지연 (대기 시간) : 클럭 트리의 레벨 수 증가를 제한하는 데 사용되는 클럭 경로의 총 지연입니다.
Max taranstion : 최대 변환 시간은 첫 번째 레벨 버퍼에 의해 구동 될 수있는 버퍼 수를 제한합니다.
최대 캐패시턴스 최대 팬 아웃 : 최대 부하 캐패시턴스 및 최대 팬 아웃은 첫 번째 레벨 버퍼에 의해 구동 될 수있는 버퍼 수를 제한합니다.
일반 설계에서 클록 트리 합성의 최종 목표는 클록 스큐를 줄이는 것입니다. 레벨 수를 늘리고 각 팬 아웃 레벨을 줄이면 더 많은 버퍼를 투자하고 각 클록 경로의 지연 시간을보다 정확하게 균형을 잡아 더 작은 스큐를 얻을 수 있습니다. 그러나 저전력 설계의 경우, 특히 클록 주파수가 낮을 때 타이밍 요구 사항이 그다지 높지 않으므로 클록 트리로 인한 동적 스위칭 전력 소비를 줄이기 위해 클록 트리의 규모를 줄일 수 있기를 바랍니다. 그림과 같이 클럭 트리의 레벨 수를 줄이고 팬 아웃을 늘리면 클럭 트리의 크기를 효과적으로 줄일 수 있습니다. 그러나 버퍼 수의 감소로 인해 다중 레벨 클록 트리보다 레벨 수가 적은 클록 트리 각 클록 경로의 지연 시간을 대략적으로 균형을 맞추고 더 큰 스큐를 얻습니다. 클록 트리의 규모를 줄이는 목표로 인해 저전력 클록 트리 합성은 특정 스큐를 증가시키는 비용이 있음을 알 수 있습니다.
이 RFID 칩의 경우 특히 TSMC 0.18um CMOS LOGIC / MS / RF 프로세스를 사용하며 클럭 주파수는 1.92M에 불과하여 매우 낮습니다. 이때 클록이 클록 트리 합성에 사용되는 경우 클록 트리의 스케일을 줄이기 위해 로우 클록이 사용된다. 전력 소비 클록 트리 합성은 주로 스큐, 지연 및 전이의 제약 조건을 설정합니다. 팬 아웃을 제한하면 클록 트리 수준의 수가 증가하고 전력 소비가 증가하므로이 값은 설정되지 않습니다. 라이브러리의 기본값입니다. 실제로 우리는 9 개의 다른 클록 트리 제약을 사용했으며 제약과 포괄적 인 결과는 표 1에 나와 있습니다.
5 결론
표 1에서 볼 수 있듯이, 일반적인 추세는 타겟 스큐가 클수록 최종 클록 트리 크기가 더 작아지고 클록 트리 버퍼 수가 적으며 해당 동적 및 정적 전력 소비가 더 적다는 것입니다. 이것은 시계 트리를 저장합니다. 소비의 목적. Target skew가 10ns 이상일 경우 기본적으로 전력 소비는 변하지 않지만, skew 값이 크면 홀드 타이밍이 저하되고 타이밍 복구시 삽입되는 버퍼 수가 증가하므로 타협해야합니다. 차트에서 전략 5 및 전략 6이 선호되는 솔루션입니다. 또한 최적의 스큐 설정을 선택하면 최대 전환 값이 클수록 최종 전력 소비가 낮아짐을 알 수 있습니다. 이는 클록 신호 전환 시간이 길수록 필요한 에너지가 더 적다는 것을 이해할 수 있습니다. 또한 레이턴시 제약 설정은 최대한 확대 할 수 있으며 그 값은 최종 전력 소비 결과에 거의 영향을 미치지 않습니다.
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